CMOS (Complementary metal-oxide-semiconductor) sind Halbleiterbauelemente, bei denen, beispielsweise in integrierten Digitalschaltungen, sowohl NMOS-Transistoren (N-Kanal MOSFETs) als auch PMOS-Transistoren (P-Kanal MOSFETs) auf einem gemeinsamen Substrat verwendet werden.
MOSFET
Der Metall-Oxid-Halbleiter-Feldeffekttransistor ist ein Feldeffekttransistor mit vom Hauptstromkanal elektrisch isoliertem Gate-Eingang (IGFET). Die Ansteuerung eines MOSFETs erfolgt über eine Steuerspannung (Gate-Source-Spannung) bzw. über ein Steuerpotential (Gate-Potential). Dabei wird der Stromfluss von Drain nach Source beeinflusst. Abhängig von der Beschaltung unterscheidet man zwischen N-Kanal und P-Kanal MOSFETs. Diese können einfach als Schalter, welche vom Gate-Anschluss gesteuert werden, modelliert werden. Beim Schalten verhält sich der MOSFET wie ein RC-Glied.
Das Gate verhält sich kapazitiv. Die Source-Drain-Strecke ist resistiv. Der Widerstand des MOSFET ist dabei abhängig von seiner Geometrie: Die Länge wird durch die Halbleitertechnologie bestimmt. Eine höhere Weite bedeutet einen geringeren Widerstand.
P-Kanal MOSFET
Beim P-Kanal-MOSFET ist das Substrat mit der Versorgungsspannung VDD verbunden. Defektelektronen (Löcher) als Majoritätsladungsträger fließen in Richtung der technischen Stromrichtung. Das Source-Potential liegt näher an der Versorgungsspannung VDD und ist somit größer als das Drain-Potential, welches näher an der Masse GND liegt.
Gate auf High (VGS = 0)
→ Transistor sperrt
Gate auf Low (VGS = VDD)
→ Transistor leitet
N-Kanal MOSFET
Beim N-Kanal-MOSFET ist das Substrat mit der Masse GND verbunden. Elektronen als Majoritätsladungsträger fließen entgegen der technischen Stromrichtung. Bezüglich des elektrischen Potentials ist daher die Lage von Source und Drain entgegengesetzt zum P-Kanal-MOSFET. Das Source-Potential liegt näher an der Masse GND und ist somit kleiner als das Drain-Potential, welches näher an der Versorgungsspannung VDD liegt.
Gate auf High (VGS = VDD)
→ Transistor leitet
Gate auf Low (VGS = 0)
→ Transistor sperrt
CMOS-Logik
In der komplementären Schaltungstechnik ("static CMOS") wird eine Logikoperation durch zwei zueinander duale Komponenten, zum einen in P-Kanal-Technik (Pull-Up-Netz) und zum anderen in N-Kanal-Technik (Pull-Down-Netz), entwickelt und in einem Schaltkreis zusammengeführt. Durch eine gleiche Steuerspannung jeweils zweier komplementärer Transistoren sperrt immer einer der beiden, während der andere leitet. Es ist folglich immer nur eines der beiden Netze aktiv, wodurch es keinen statischen Stromfluss gibt.
Es gibt zwei Spannungspegel:
High entspricht der Versorgungsspannung VDD
Low entspricht der Masse GND
Die hohe Spannungsdifferenz zwischen High und Low bewirkt eine hohe Robustheit. im Gegensatz zur NMOS-Logik verläuft die Kennlinie steiler am Übergang zwischen High und Low am Ausgang. Das Pull-Up-Netz zieht den Ausgang auf High, das Pull-Down-Netz auf Low. Die Versorgungsspannung und damit der High-Pegel ist abhängig von der Halbleitertechnologie.
CMOS-Gatter
Eingang: A
Ausgang:
A
Pull-up und Pull-down Netzwerk aus einem einzigen Transistor
Einer der beiden Transistoren sperrt, der andere leitet
Nur bei Signalwechsel kann Strom fließen
Entweder A oder B gesetzt → Ausgang auf GND
Parallelschaltung von zwei Transistoren/ Schalter im Pull-down Netzwerk
Sowohl A als auch B auf Low → Ausgang auf VDD
Serienschaltung von zwei Transistoren/ Schalter im Pull-down Netzwerk
Dimensionierung: alle Transistoren minimale Länge
NFET minimale Weite
Ziel: gleicher Ausgangsswiderstand/ Treiberfähigkeit wie Inverter
PFET doppelte Weite verglichen mit Inverter
Halber Widerstand pro PFET vgl. mit Inverter
Auch mehr als zwei Eingänge möglich
Typischerweise bis zu vier
Parallel- bzw. Serienschaltung mehrerer Transistoren
Häufig werden Disjunktionen von Konjunktionstermen bzw. Konjunktion von Disjunktionstermen benötigt. Diese sind über AND- und OR-Gatter realisierbar. Beispielsweise kann die Schaltfunktion \(Q = (A • B) + (C • D)\) folgendermaßen zusammengesetzt werden:
2 AND-Gatter: 6 Transistoren
1 OR-Gatter: 6 Transistoren
Summe: 18 Transistoren
Da diese Methode sehr ineffizient ist, kann der Ausdruck alternativ zufolge der De Morgan'schen Regel umgestellt werden. Dadurch lässt sich der Ausdruck als eine Verschachtelung von NAND-Gattern darstellen: Schaltfunktion \(Q = \overline{\overline{(A • B)} • \overline{(C • D)}}\)
3 NAND-Gatter: 12 Transistoren
Durch sogenannte Komplexgatter ist eine weitere Vereinfachung möglich. Durch Zusammenfassen der drei Gatter in eine komplementärsymmetrische Struktur entsteht eine kaskadierte Serien- und Parallelschaltung von Transistoren im Pull-Up und Pull-Down Netz.
\(\overline{Q} = \overline{(A • B) + (C • D)}\)
Pull-Down Netz muss leitfähig sein, wenn Pull-Up Netz sperrt
Analog dazu muss Pull-Down Netz sperren, wenn Pull-Up Netz leitfähig ist
Parallelschaltung im Pull- Down Netz wird zu Serienschaltung im Pull-Up Netz und vice versa
Name: AOI22
AND-OR-INVERT
Komplexgatter existieren auch in OAI-Form, d.h. OR-AND-INVERT
Zahl der Transistoren: 2n, wobei n der Zahl der Eingänge entspricht
Konstruktion von Komplexgattern
Methodisches Vorgehen:
Bestimmung der KMF und DMF
Konstruktion des Pull-Up Netzes entsprechend der günstigeren der beiden Minimalformen, durch Invertieren aller Eingänge.
OR-Verknüpfung: Parallelschaltung
AND-Verknüpfung: Reihenschaltung
Konstruktion des Pull-Down Netzes entsprechend der invertierten Funktion der günstigeren der beiden Minimalformen.
OR-Verknüpfung: Parallelschaltung
AND-Verknüpfung: Reihenschaltung
Hinweis:Sofern die invertierte Funktion mehr negierte Eingänge als der ursprüngliche Ausdruck enthält, kann es günstiger sein die invertierte Funktion zu konstruieren und anschließend einen Inverter nachzuschalten. In den meisten Fällen können dadurch Inverter und folglich Transistoren eingespart werden.
Ein beliebiger Schaltalgebraischer Ausdruck mit Disjunktionen, Konjunktionen und negierten Eingängen ist mit CMOS sehr einfach aufzubauen:
\(Q = (\overline{A} + B) • (C + \overline{D})\)
Zunächst wird das Pull-Up-Netz konstruiert: Ein logisches ODER wird durch eine Parallelschaltung zweier Transistoren, ein logisches UND durch eine Reihenschaltung erzeugt. Hier muss allerdings beachtet werden, dass ein P-Kanal MOSFET genau bei einer 0 durchschaltet und bei einer 1 sperrt. Die Eingänge werden folglich invertiert. Durch eine Beschaltung mit invertierten Eingängen kann das Pull-Up-Netz gezeichnet werden:
\(Q* = (A + \overline{B}) • (\overline{C} + D)\)
Zwei P-Kanal MOSFET mit A und ¬B als Gate und zwei P-Kanal MOSFET mit ¬C und D als Gate werden demnach parallel geschaltet. Diese beiden Parallelschaltungen werden wiederum in Serie geschaltet.
Im Pull-Down-Netz wird eine logische Null erzeugt. Es muss mit dem N-Block folglich die invertierte Funktion generiert werden. Dazu muss die gesamte Schaltfunktion mit den Gesetzen von de Morgan so umformt werden, dass eine Invertierung über der gesamten Funktion steht:
Folglich werden zwei N-Kanal MOSFET mit A und ¬B als Gate in Serie geschaltet und zwei N-Kanal MOSFET mit ¬C und D . Diese beiden Serienschaltungen werden wiederum parallel geschaltet.
Alle Ausgänge werden an einem Punkt zusammengelegt. Folgende Bedingungen müssen erfüllt sein:
es darf kein Stromfluss von VDD nach GND entstehen
der Ausgang muss zu jeder Zeit durch einen leitenden Pfad entweder mit VDD oder mit GND verbunden sein
Die Anzahl der benötigten Transistoren ergibt sich aus der Zahl der Eingänge n und den benötigten Invertern m:
Anzahl Transistoren = 2(n + m)
Komplexgatter-Rechner
Einstellungen
Anzahl der Eingänge:
Klammersetzung:
Eingabe der Schaltfunktion
Q =
Eingabe nicht korrekt. Klammersetzung beachten!
